DIP镀通孔散热焊盘与表面贴装器件至镀通孔间距的实验设计

1. 计划目的：

为改善PTH上锡率，需找出影响上锡率之显著因子，本计划以电容元件之Carrier与PCB设计两方面，探讨其对于上锡性之影响。

2. 评估项目：

1）主实验

针对不同表面处理、PTH Clearance 、Ring Width、Carrier Aperture size、 Carrier Aperture angle、 Contact area做六因子三水平之全因子实验。

2）副实验

a. 不同连接位置对上锡性之影响

b. Via设计对上锡性之助益

c. 以不同之线路截面积观察上锡率之变化

3. 预期效益

分析不同表面处理与线路截面积PCB之上锡性显著因子与最佳参数，给RD与工程作为设计参考与调整策略依据。

分析不同贯穿孔线路截面积之上锡性作为目前Wistron生产限制依据。

二. 实验配置

1. PCB板与元件

1) 实验PCB采用三种不同表面处理，以上锡性最好之ENIG ( Electroless Nickel Immersion Gold )化学镍金板为对照组，观察目前常用之OSP板与LF-HASL板之上锡性。

a. 预估一条线之PCB板数量与实验样本数如下表

2) 实验元件Part Number为09.1071D.25L(substitute:09.1071D.A5L)，元件规格简述如下：

a. Component diameter：6.3mm

b. Pitch：2.5mm

c. Pin diameter：0.45mm

d. CP wire [Ag-plated + Pb-free solder coating (Sn-3.0Ag-0.5Cu)] 

e. 每片PCB使用216颗电容

2. Thermal Relief设计

a. 实验之Thermal Relief设计以Hotshot电容之Thermal Relief设计为基准，设计样式如下图：

b. 固定因子：Trace Length、Trace Width

c. 实验因子：Drill Dia (Clearance)、Ring width

3. PCB Layer设计

以12层板2.4mm之PCB为实验板，内层搭配不同厚度之铜箔，设计出每个PTH不同之线路截面积。搭配先前Thermal Relief，分层线路与总线路截面积如右表所示：

三种线路截面积组合分别为

连接8~12层线路截面积为336mil2

连接6~12层线路截面积为720mil2

连接1~12层线路截面积为1056mil2

1oz铜箔厚度为1.2mil

4. PCB主实验因子与水平设计

主实验因子分为PCB设计与Carrier设计两方面，详细水平组合如下表：

PCB设计因子为3×3×3=27种水平组合

Carrier设计因子为3×2=6组水平组合

5. PCB主实验因子与水平

6. PCB副实验设计

7. PCB副实验 Via设计

假设贯穿孔需要连接12层即1056mil2，但却因连接太多线路截面积而使热能散失，上锡性不佳。若贯穿孔本身不连接线路，但透过底层连结Via孔，进而达到线路连接之功能与最佳上锡性，如下图。

Area F1以1056mil2之线路截面积，测试Via设计之上锡性。

8. 5D X-RAY检测

以HP 5D X-RAY检测每个PIN上锡性。

将PCB定位成5层检测上锡性。

将5层检测之上锡性面积相加后除以5，即得平均上锡率。

9. Rework Test

三. 实验结果

1. SMT & DIP Process Time

2. SMT & DIP Process Profile

3. 主实验结果

主实验结果与WIH相同显示Contact area、 Clearance、Aperture Size对上锡性影响贡献较大。

Clearance对上锡性贡献度大目前有两种规范，建议采取单一规范：11mil(单边)。

PCB PAD设计两因子选取Clearance 11mil与Ring width 13mil 。

Contact area与Aperture size关系于下页详述。

Clearance、Aperture Size对上锡性影响贡献较大。

将实验上锡率、搭配Carrier 开孔与角度给予建议值。

以PCB PAD design (Clearance 11mil，Ring width 13mil) 为样本，将上锡率与适当Carrier开法，依照75%与50%制程标准绘图如下：

Aperture size与上锡率成正比

Contact area与上锡率成反比

建议RD针对不同的连接线路截面积预留不同开孔空间。

综合A与B实验可以发现有相同的趋势，同样在912mil2处上锡率有明显的下降，因此816mil2为目前设备限制。

以PAD design (Clearance 11mil，Ring width 13mil)为样本。

综合A与B实验可以发现有相同的趋势，以PAD design (Clearance 11mil、Ring width 13mil)为样本，实验结果显示连接层靠锡波面（B6）上锡较佳，平均上锡率约相差25% %(Hole fill ratio) 。

4. Rework 结果

选用LF-HASL、OSP、ENIG之PCBA，针对Clearance11mil Ring width 13mil之元件 ，切片位置为B2、B3、C4、E2、F2(如下表)。

Rework上锡性皆达到50%。

Rework转角铜厚度范围21um~47um符合规范。

5. 实验限制

1) 本实验所推估之上锡率与DPPM基于测试板设计与设备的条件，可能与实际生产有所误差，误差来自于：

a. 测试板设计为73.6%之均匀铺铜比例，量产品铺铜比例与均匀性不同。

b. 测试板无任何SMD元件，故DIP预热效果较量产品好。

c. 测试板连接层排列较一致，量产品连接位置不一。

d. 5D X-RAY上锡率量测为参考值。

e. 测试设备、供应商的变异。

2) 基于此次实验结果提供未来改善方向

a. Via设计结果是显著的，但需RD针对电气特性做探讨，以同时满足上锡与讯号之需求。

b. 由实验发现，板温与上锡率关系成正比，惟仍须考虑Flux挥发、残留与零件本体温度等因素，故可针对此关系针对不同锡炉实验。

四. 总结

1. 主实验

1) 铜箔连接面积、PTH内部间隙、治具开孔面积对PTH上锡性贡献度占83.56%。

a. Contact area与上锡率成反比

b. Clearance与上锡率成正比

c. Aperture size与上锡率成正比

d. 建议RD针对不同的连接线路面积预留不同的开孔大小。

2) PAD 设计参数Clearance实验结果为愈大越好。

应该建议layout采取11mil的统一规范，Ring width9与13mil无显著差异，建议采目前设计。

2. 副实验

1) 即使9mm开孔之治具试验，目前波焊设备仍无法克服816mil2以上之连接线路截面积使上锡性达到50%。

2) 大铜箔连接层靠焊接面比靠零件面上锡约高15%。

3) 若连接较大线路截面积，连接层应靠近焊接面。

4) 透过Via连接大铜箔之上锡率比不使用Via(直接连接大铜箔)上锡率约高40%。

未来将与RD合作针对电气特性做模拟。

3. Rework

建议的PAD Design Clearance：11mil、Ring width 9与13mil，rework上锡率最佳同时符合50%的规范，转角铜厚度符合规范。

1. PTH (Plated Through Hole)：镀通孔，指PCB（印制电路板）上金属化处理的通孔。

2. Thermal Relief：散热焊盘（热隔离设计），用于焊接时平衡热量分布，防止因散热过快导致焊接不良。

3. SMD (Surface Mount Device)：表面贴装器件，指直接焊接在PCB表面的电子元件。

4. Spacing：间距，指元件或结构之间的物理间隔。

5. DOE (Design of Experiments)：实验设计，一种通过系统性试验优化参数的方法。